Tenho uma questão relacionada à média contínua do valor de ADCs. A abordagem que usei é a média contínua do exemplo 256 amostras. O valor adcaout (mostrado no código abaixo) que recebo na minha GUI aumenta lentamente. Como exemplo, se eu estou esperando o valor 100mA, My GUI mostra 4mA, 8mA, 15mA. E depois, depois de 2 minutos, obtenho um valor de 100mA estável. Eu quero ver o 100mA diretamente na minha GUI de adcaout em vez de valores de incremento e estabilizando depois de algum tempo. Outra pergunta é que, eu posso de alguma forma tornar este processo rápido, de modo que eu não tenho que esperar por 3 minutos para receber 100 mA estável de adcaout. O clock clk no design digital abaixo é de 20 MHz. O relógio para receber valores ADC na placa FPGA é de 15 KHz. - o arquivo adc. vhd está abaixo: Seu código é modificado da seguinte forma: A saída final que eu estou visualizando na minha GUI é slvvalue1 e slvvalue2 Como sobre isso: na reinicialização (ou em qualquer outro momento, se desejar), atribua a Valor de dados para todos os elementos em sua matriz de estágio. Isso deve definir instantaneamente sua média para o valor atual: o exemplo abaixo mostra o código completo para uma calculadora média móvel. Minha sugestão é que você estuda até que você entenda isso. Em seguida, tente usá-lo em seu projeto. Finalmente, e somente depois de ter um circuito básico funcionando, você pode mudá-lo para satisfazer suas restrições de design (largura de dados, número de amostras, intervalo de inteiros, uso de assinado versus inteiro, etc.). Finalmente, se você quiser usar O código acima para manter duas médias separadas para duas sinais distintas, simplesmente instanciar a entidade de média duas vezes: Editar: Como eu entendo dos seus comentários, você pode precisar de uma entrada extra para definir a média instantaneamente para o valor de entrada atual. Nesse caso, você pode usar uma entrada de carga como mostrado abaixo: respondido em 26 de novembro no 15: 45DSP Primer usando professores ISE que são novos no uso de FPGAs e gostaria de entender os detalhes da implementação de comunicações DSPdigital de alta velocidade usando FPGAs. Princípios básicos de DSP (amostragem, domínio quantitativo, tempo-frequência) Conhecimento sobre o uso de software de simulação DSP e implementações de hardware Consciência de comunicações digitais e aplicações e problemas modernos de DSP de alta velocidade Competências adquiridas Após concluir este workshop, você será capaz de: Compreender os fundamentos da solução fixa Comprimento de palavras de ponto e questões relacionadas Saiba como controlar e lidar com arredondamento, truncamento, envolvente e aritmética de saturação em FPGAs Compreenda as muitas opções de implementação aritmética (para múltiplas e outras operações) Saiba como projetar e trabalhar com Computador Digital de Rotação de Coordenadas (CORDIC) para cálculos trigonométricos Conheça os recursos e as arquiteturas das fatias DSP48x dos FPGAs Virtex e Spartan. Saiba como usar o software Xilinx System Generator Simulink para design DSP. Ser capaz de executar o fluxo completo de projeto de software ISE para sistemas DSP e exemplos. Implementar exemplos DSP em tempo real na placa FPGA usando entrada de entrada de áudio Codecs Compreender os motivos e os métodos para implementar filtros Cascaded Integrator-Comb (CIC) de alta velocidade. Conheça os métodos de implementação de Osciladores Controlados Numéricos (NCOs). Ser capaz de construir um transceptor QAM usando vários componentes FPGA principais. Compreender como configurar a Fase - Locked Loops (PLLs) e early late gates para sincronização Compreender o uso do algoritmo QR para mínimos quadrados e implementação de algoritmo adaptativo Visão geral do curso O DSP para FPGA history Lab 1: Usando o System Generator, ISE e ChipScope Tools Use o Xilinx System Generator dentro do Ambiente Mathworks Simulink para implementar circuitos DSP multiplicadddelay simples e, em seguida, sintetizar, colocar e encaminhar e inspecionar o plano de alguns projetos simples. O ChipScope será usado com um exemplo executado na placa FPGA. Implementações aritméticas e CORDIC Lab 2: Multiplicadores, Adders, Divisores e CORDICs Considere as várias formas de implementar um multiplicador (DSP48, coeficiente constante, distribuído, deslocamento e adicionado, etc.), e também analisa os projetos de divisão e as implementações CORDIC para cálculo Do seno, do co-seno, da magnitude e de outros cálculos trigonométricos. Filtros Digitais em FPGAs Retimização de Filtro e Métodos de Pipelagem Laboratório 3: Projeto e Implementação de Filtro Digital Olhe em projetos de filtro em forma paralela e em série e também várias técnicas e métodos para pipelining, implementação de filtro multicanal e, geralmente, implementando filtros eficientes e de baixo custo com Referência particular aos filtros de decimação e interpolação. Os exemplos de áudio incluirão filtragem de ruído usando a placa FPGA. CIC e Filtros médios móveis Laboratório 4: Implementação do filtro CIC Implementar cadeias de filtro CIC para entender os problemas de crescimento do comprimento da palavra, amostragem decimativa, correção e aplicações nas extremidades frontales de rádio (transmissores e receptores). Também implementar cadeias de recebimento de filtro com CICs, passagens baixas, meias e outras implementações de filtros eficientes. Laboratório de Sincronização de Receptor NCO 5: Projeto e Implementação do Oscilador Implementação de osciladores controlados numericamente usando métodos de tabela de consulta e configuração de Faixa Dinâmica Sem Falhas (SFDR) e precisões de freqüência. Considere também os núcleos Xilinx para NCOs ou Direct Digital Synthesis (DDS) e também usando osciladores baseados em CORDIC e osciladores de IIR marginalmente estáveis. O Modulador de Amplitude de Quadratura (QAM) Tx e Rx Lab 6: Projeto Transceptor QAM Um transmissor e receptor de modulador em quadratura será implementado para modular dados para um transportador IF (cerca de 3MHz), depois receber usando uma implementação de receptor em quadratura. Este laboratório integrará a implementação de NCOs, filtros digitais padrão, CICs, sincronizadores em um único projeto. Processamento de sinal adaptativo, mínimos quadrados e QR Lab 7: Implementação do algoritmo QR Um algoritmo QR 5x5 (matriz) será implementado (pelo menos, quadrados, solucionadores de sistema linear e implementações de DSP adaptáveis em geral). Uma demonstração do uso do QR para a identificação do sistema será configurada no laboratório, e um completo design baseado em CORDIC sintetizado e colocado e encaminhado será concluído. Isso representa uma implementação de alto valor e alta complexidade. Links Rápidos
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